verilog

1ısı

2cevap

Strucural Verilog'u kullanarak bir D FF tasarladı, ancak Q çıkışı 'Z'

olarak gösteriliyor Flip flop'un çıkışını göstermek istiyorum, ancak çıktıyı 'Z' olarak listeliyor. Bunu yapmak için nasıl alabilirim? Kodu: module d_flip_flop_edge_triggered(Q, Qn, C, D); output

verilog fpga hdl 2016-03-19

---

-1ısı

1cevap

ALU için Verilog modülü düzgün çalışmıyor.

Verilog için ALU yazmayı deniyorum. Ve deneyimlediğim birkaç hata var. Aşağıdaki kullanır module yMux(z, a, b, c); parameter SIZE = 2; output [SIZE-1:0] z; input [SIZE-1:0] a, b; input c; yMux1 m

verilog iverilog 2016-03-21

---

0ısı

2cevap

Adresine bağlı olarak kayıt erişimi

Kayıt adreslerine bağlı olarak, kayıt listesinden tek kayıt seçmek için notaya kodu bilen var mı? i 0x08 olarak adresini verirsen Örnek +------+--------------+---------+ | Name | Offset_value | Add

verilog 2016-03-21

---

0ısı

1cevap

fscanf

Bir giriş dosyasından 77 bit ikili dizeleri satırlarında okuması gereken bir Verilog programı yapıyorum. Giriş dosyası, 77 1 ve 0'ların bir dizesi olacak şekilde biçimlendirilecek ve ardından '\ n'. P

verilog scanf 2016-03-21

---

-3ısı

1cevap

Verilog'da çoklu modüllerin paralel yürütülmesi

IN VERILOG, Paralel olarak çoklu çarpan "modülleri" yürütmek istiyorum. Bunu nasıl yaparım? ve aynı zamanda, girişlerimden en az biri değiştiğinde bu modülleri çalıştırmak istiyorum. Bunun için her za

verilog 2016-03-22

---

0ısı

1cevap

4-bit 0 - 15 arası sayaç görüntülemek için 2 farklı 7 segment ekranı kullanma

2 farklı 7 segment göstergesinde 3 fpga bassında 4-bit sayıcı göstermeye çalışıyorum. Basys 3 fpga, farklı anotlu 4 farklı 7 segment ekrana sahip, ancak ekran ışığını aydınlatmak için ortak katotlarla

verilog 2016-03-23

---

0ısı

2cevap

İşlev değerlendirmede hata

module ff(fv,a,b,c); output [9:0]fv; input [4 : 0] a,b,c; reg [4 : 0] x[9 : 0]; reg [9 : 0] np[9 : 0]; reg [4:0] newpop; reg [4 : 0] y; genvar i; initial begin x = { 4, 7, 2, 5, 4, 5,

verilog 2016-03-23

---

5ısı

1cevap

verilog "~" eklenmesi operasyonda operatör aşağıdaki basitleştirilmiş Verilog kodunda istenmeyen sonuç

verir: wire [31:0] depth; wire mode_u2 = 1'h0; assign depth = 'h80 + (~mode_u2); Ben derinliğine bir ekran yapmak ve VCS (2014.12-1) $display("depth is 0x%2x", depth); ile simüle ederseniz 0x7f

verilog system-verilog 2015-02-20

---

0ısı

1cevap

Aynı verilog dosyasında bildirme görevi

Test tezgahında basit bir saat kıpırdatma görevi bildirmeye çalışıyorum ancak ModelSim, görev türünün hiçbir tasarım öğesinin olmadığını iddia ediyor. `timescale 1 ns/1 ns module at25320a_tester();

verilog modelsim 2016-03-25

---

-1ısı

1cevap

i i bir flip flop bir ana saat ve başka gecikmeli saati sahip olduğu jilet flip flop kullanmak zorunda burada</p> <p>çarpan Başlık vedik</p> <p>bir proje yapıyorum

başka bir flip flop ve karşılaştırın.herhangi bir kimse saat # için gecikme vermek nasıl söyleyemiyor çalışma.delay her iki flip flop ayar saatini karşılaması gerekir

razor verilog 2016-03-25

---