system-verilog

15ısı

1cevap

always_ff, always_comb, always_latch ve her zaman arasındaki fark

Bu 4 terim arasında tamamen kafam karıştı: always_ff, always_comb, always_latch ve always. Bunlar nasıl ve ne için kullanılabilir?

system-verilog 2014-04-16

---

0ısı

1cevap

Analiz portu kullanılarak veri yolu sinyali gönderiliyor

Çok basit bir arayüzü test etmek için UVM kullanıyorum ve şimdi “köşe kutusu” sorunuyla karşı karşıyayım. Bu yüzden çıkış monitöründen mantık levhasına mantık [0: 7] sinyali göndermem gerekiyor. Bu ko

system-verilog uvm 2016-03-22

---

5ısı

1cevap

verilog "~" eklenmesi operasyonda operatör aşağıdaki basitleştirilmiş Verilog kodunda istenmeyen sonuç

verir: wire [31:0] depth; wire mode_u2 = 1'h0; assign depth = 'h80 + (~mode_u2); Ben derinliğine bir ekran yapmak ve VCS (2014.12-1) $display("depth is 0x%2x", depth); ile simüle ederseniz 0x7f

verilog system-verilog 2015-02-20

---

6ısı

1cevap

SystemVerilog dizileri değer veya başvuruya göre mi iletiliyor?

Varsayılan olarak, SystemVerilog dizileri değer veya başvuruyla geçirir mi? Örneğin : int array[5] = '{0,1,2,3,4}; some_function(array); // <-- value or reference?

arrays system-verilog 2014-04-30

---

3ısı

1cevap

Bir reg/mantık uzunluğunu döndüren bir sistem verilog görevi var mı?

C'den sizeof()'a benzer bir şeye sahip olmak güzel olurdu. Söze gerek yok sentezlenebilir olmasını beklemiyorum.

verilog fpga system-verilog synthesis 2016-03-27

---

0ısı

1cevap

Aşağıdaki basit D Flipflop örneği için Olay Denetimi Bildirimi ve Beklet ifadesini kullanırken Çıktı'da neden bir fark var?

Eşzamanlı etkin düşük sıfırlama ile basit bir pozitif kenarlı trigerred d flip flop için bir test tezgahı oluşturdum. Test tezgahında, ilk durumda "@posedge clk" de girişler verir ve ikinci durumda "w

verilog simulation fpga system-verilog quartus 2016-03-28

---

5ısı

2cevap

Verilog enum'un geçerli olup olmadığı nasıl denetlenir?</p> <pre><code>my_cmd cmd = my_cmd'(value_from_bus); </code></pre> <p>nasıl kolayca <code>cmd</code> geçerli bir cmd olduğunu kontrol ederim:

Ben Bir enum alırsanız? typedef enum int { ADD = 1, SUBTRACT = 3, MULTIPLY = 7 } my_cmd;

enums system-verilog 2015-01-07

---

5ısı

2cevap

SystemVerilog, downcasting'i destekliyor mu?

SystemVerilog aşağı yayınlamayı destekliyor mu (temel nesneyi türetilmiş bir nesneye dönüştürmek)? Öyleyse nasıl? class base; int a = 5; endclass class extend extends base; int b = 1; en

casting system-verilog 2013-12-12

---

5ısı

1cevap

Modül bağlantı noktası bağlantısını otomatikleştirmek için önerilen herhangi bir yol var mı?

Verilog'da ASIC tasarımının en iyi uygulamalarını anlamaya veya araştırmaya çalışıyorum. ~ 20 alt modüller (her ~ 1000 satır kod) ile orta boy bir blok üzerinde çalışıyorum. Tüm alt modülü manuel olar

automation verilog system-verilog 2016-04-08

---

11ısı

2cevap

`+:` ve `-:` nedir?

Kısa bir süre önce bu operatörü bir verilog/systemverilog kodunda gördüm. logic [15:0] down_vect; logic [0:15] up_vect; down_vect[lsb_base_expr +: width_expr] up_vect [msb_base_expr +: width_expr]

verilog system-verilog 2013-07-22

---