verilog

3ısı

1cevap

Bir reg/mantık uzunluğunu döndüren bir sistem verilog görevi var mı?

C'den sizeof()'a benzer bir şeye sahip olmak güzel olurdu. Söze gerek yok sentezlenebilir olmasını beklemiyorum.

verilog fpga system-verilog synthesis 2016-03-27

---

0ısı

1cevap

Tüm çıkışlı bir dalga-taşıma-toplayıcı üretmek için verilog kullanmak X

Ben yeni başlayan biriyim ve ben üretmek blok kullanarak bir dalga-taşıma-toplayıcı yazmak istedim. module ripple_carry_adder(ia, ib, ci, so, co); parameter N = 32; input[N-1:0] ia; input[N-1:0] i

verilog 2016-03-28

---

0ısı

1cevap

Aşağıdaki basit D Flipflop örneği için Olay Denetimi Bildirimi ve Beklet ifadesini kullanırken Çıktı'da neden bir fark var?

Eşzamanlı etkin düşük sıfırlama ile basit bir pozitif kenarlı trigerred d flip flop için bir test tezgahı oluşturdum. Test tezgahında, ilk durumda "@posedge clk" de girişler verir ve ikinci durumda "w

verilog simulation fpga system-verilog quartus 2016-03-28

---

-3ısı

1cevap

sentez ve Uygulama RTL tasarımı verilogda

Belleğe verileri sıralayan RTL tasarımı sentezlemek istiyorum. Modülü test tezgahıyla ya da onsuz sentezlemem gerektiğinden emin değil miyim?

verilog 2016-03-28

---

0ısı

1cevap

Mandal ve flip-flop arasındaki karışıklık

mandal tabanlı ve gate clock geçitleme tekniği kullanılıyorsa, aşağıdaki şema için mandalın davranışı ne olurdu? Herkes aynı şekilde beklenen davranışları söyleyebilir mi? Mandalın saat ve şematik gös

verilog hdl rtl 2016-03-29

---

0ısı

1cevap

Simülasyondan sonra Quartus'tan gelen bir Megafunction RAM'in içeriği nasıl görüntülenir

MIF dosyasıyla başlatılan tek bir port RAM mega fonksiyonuna sahibim. Modelim simülasyonundan sonra RAM'in içeriğini görmek istiyorum. Bunu yapmanın bir yolu var mı?

verilog quartus 2016-03-29

---

2ısı

1cevap

"Bağlantı noktası" için geçersiz çıkış veya giriş bağlantı noktası bağlantısı "

İki nokta FFT için küçük bir kod yazdım. Girişlerim (64 bit karmaşık) IEEE-754 biçimindedir (çift kesinlik). benim kodları (kelebek modülü, toplayıcı/çıkarıcı modülü, testbenç): http://pastebin.com/RN

verilog 2016-03-31

---

0ısı

2cevap

Verilog: Döngü içinde her zaman

Her zaman bir blok içinde bir döngü kullanmak için bir modül uygulamaya çalışıyorum Belirli bir zamanda alınan sinyal sayısını kaydetmek için 0 & 1 bir dizi kullanıyoruz. ERROR:Xst:2636 - "Tourniquet.

verilog 2016-04-01

---

0ısı

1cevap

ek döngü için çalışmayan verilog

İki kayan nokta sayısını çarpacak bir Verilog kodu yazmaya çalışıyorum. iki mantissaya çarparak ve değiştirerek çarpmaya çalışmak, sorunlara dönüştüğüm yer. Sorun şu ki, "shift ve add" değişkenini, C_

for-loop verilog addition vivado 2016-04-01

---

0ısı

1cevap

Oluşan değerleri biriktirmek istiyorum, ancak VERILOG

içinde yasak ikili atamaya girmeden değişkenleri Sıfırla başlatamıyorum Bir FSM oluşturdum, adım adım bir denklemin parçalarını hesaplar, sonra girdiyi günceller ve tekrar yapar bir cok zaman. Şimdi b

verilog fpga accumulator 2016-04-02

---