verilog

6ısı

1cevap

Arayüz

Ben 8 basamaklı yedi segmentli ekrana arayüz gerekiyor Bu devre nasıl gözüktüğü: Ve İşte benim kod: `timescale 1ns/1ps module TimeMUXDisplay(input clk,input [5:0] DIN, output reg [7:0] E,output reg

verilog 2016-05-08

---

7ısı

1cevap

G/Ç bağlantı noktası bildirimleri, maket modunda regexp kullanarak nasıl kaldırılır

abc_d modülünü başlatmaya çalışıyorum ve tüm bağlantı noktalarının abc üst modülünde G/Ç bağlantı noktaları olarak bildirilmesini istemiyorum. 'u output bağlantı noktası olarak bildirmek için hariç tu

emacs verilog 2017-04-25

---

5ısı

3cevap

Derleme zamanında bir hata atmak için LINT/sentez güvenli bildirimi nedir?

parameter geçirilen bir modülüm var, ardından tanımlı parametreye karşılık gelen başka bir modülü başlatır. Ancak, dava parametrelerinin belli bir kombinasyon için tanımlı değil durumunda, çok gibi so

verilog hdl 2017-06-21

---

0ısı

1cevap

Saat RTL sentezinde bellekle nasıl haritalanır?

Bellekte bir veri kümesini sıralamak için bir kodum var. Bu kodu sentezlemek istiyorum ama birkaç problemim var. Kodumda hafızayı da içeren her bloğu kontrol eden sadece bir saat var. Bununla birlikte

verilog fpga synthesis 2016-04-04

---

5ısı

1cevap

Modül bağlantı noktası bağlantısını otomatikleştirmek için önerilen herhangi bir yol var mı?

Verilog'da ASIC tasarımının en iyi uygulamalarını anlamaya veya araştırmaya çalışıyorum. ~ 20 alt modüller (her ~ 1000 satır kod) ile orta boy bir blok üzerinde çalışıyorum. Tüm alt modülü manuel olar

automation verilog system-verilog 2016-04-08

---

0ısı

1cevap

Verilog aynı mantığı tanımlamanın 5 yolu, 5 kod arasında herhangi bir fark var mı

Tüm kodlar resimlerde ve benim sorularım, eğer kodlar bana farklı sonuçlar verecektir. Yöntem 3 ve 3b arasındaki farklar konusunda özellikle şüphem var ve kolaylık için aşağıda özetledim. 3 ile 3b ara

logic operators verilog 2016-04-10

---

0ısı

1cevap

ModelSim SE 5.7: Beklenmeyen 'Z' ve 'X'

Ben kurulum için aşağıdaki gibi bir 1 bitlik Verilog kodu ile tam toplayıcı ve beraberindeki testbençi denedik eski Spartan2-Kurulu ile ıslak ayaklarımı elde ederken: module full_adder(s, cout, a, b,

verilog xilinx-ise 2016-04-11

---

0ısı

2cevap

Tam Toplayıcıyla Toplam Kapalı Bir Saat Döngüsü

8-bitlik bir Ripple Carry Adder'ın işlevselliğini her bir kombinasyonu deneyen bir test tezgahıyla test ediyorum. Bazı nedenlerden dolayı, A ve B değerlerinin toplamı bir sonraki saat döngüsünde hesap

verilog modelsim altera quartus 2016-04-11

---

1ısı

2cevap

? Ben sıfırlama alırsanız saatin posedge anda

, ben o veri sıfırlandıktan sonra sıfır bir döngüdür kontrol etmek istiyorum. Sıfırlamadan sonra verileri nasıl bir döngüde kontrol edebileceğimi anlayamıyorum. Bu i ile geldi budur ama ben sıfırlama

verilog 2016-04-12

---

-1ısı

2cevap

Görevi her zaman verilog

içinde bir hata alıyorum Ben bir hata alıyorum - "testler bir işlev adı değil." Burada neyi yanlış yapıyorum? Her zaman bloktan bir görev diyemez miyim? task automatic tests( input a, input b

task verilog 2016-04-13

---