fpga

1ısı

2cevap

Strucural Verilog'u kullanarak bir D FF tasarladı, ancak Q çıkışı 'Z'

olarak gösteriliyor Flip flop'un çıkışını göstermek istiyorum, ancak çıktıyı 'Z' olarak listeliyor. Bunu yapmak için nasıl alabilirim? Kodu: module d_flip_flop_edge_triggered(Q, Qn, C, D); output

verilog fpga hdl 2016-03-19

---

0ısı

2cevap

Alteras Quartus-II'de megafonksiyonlar nasıl oluşturulur? FPGA IDE

Alteras FPGA IDE'nin web (yani ücretsiz) sürümünü kullanıyorum. Belgelere göre, Altera megafizyonlarının en azından bazılarına ev sahipliği yapıyor. Daha önceki bir teknoloji forumu sorusuna yanıt, bu

fpga altera quartus 2016-03-22

---

0ısı

1cevap

görselleştirme yosys çıktı kullanıyorum

çalışmıyor (muhtemelen yanlış!) Komutu yosys -f verilog -p "prep; show stretch count.dot" count.v Ben hiçbir çıkış vererek beklediğiniz gibi Onun çalışmıyor module count(input clk,output [7:0] LEDS)

fpga dot yosys 2016-03-26

---

3ısı

1cevap

Bir reg/mantık uzunluğunu döndüren bir sistem verilog görevi var mı?

C'den sizeof()'a benzer bir şeye sahip olmak güzel olurdu. Söze gerek yok sentezlenebilir olmasını beklemiyorum.

verilog fpga system-verilog synthesis 2016-03-27

---

0ısı

1cevap

Aşağıdaki basit D Flipflop örneği için Olay Denetimi Bildirimi ve Beklet ifadesini kullanırken Çıktı'da neden bir fark var?

Eşzamanlı etkin düşük sıfırlama ile basit bir pozitif kenarlı trigerred d flip flop için bir test tezgahı oluşturdum. Test tezgahında, ilk durumda "@posedge clk" de girişler verir ve ikinci durumda "w

verilog simulation fpga system-verilog quartus 2016-03-28

---

0ısı

1cevap

Oluşan değerleri biriktirmek istiyorum, ancak VERILOG

içinde yasak ikili atamaya girmeden değişkenleri Sıfırla başlatamıyorum Bir FSM oluşturdum, adım adım bir denklemin parçalarını hesaplar, sonra girdiyi günceller ve tekrar yapar bir cok zaman. Şimdi b

verilog fpga accumulator 2016-04-02

---

1ısı

1cevap

VHDL UART, Windows

'daki bir yazılımdan gönder/alma testbench'i FPGA tarafında bir UART bağlantı noktasından veri alabilen bir VHDL kodu yazmalı ve bunları bir SDRAM'a yazmalı ve bu verileri bir UART'a geri gönder Liman

vhdl fpga uart 2016-04-04

---

0ısı

1cevap

QSys, IP oluşturmak için özel bileşen aracılığıyla tekrarlanabilir mi?

Birkaç Altera IP örneği veren özel bir QSys bileşenim var. Altera IP ayrıca .qsys dosyaları biçimindedir. Qsys'in özel bileşenim üzerinden tekrarlanmasını ve benim için anlık IP'yi oluşturmasını mümkü

fpga altera quartus qsys 2016-04-04

---

0ısı

1cevap

Saat RTL sentezinde bellekle nasıl haritalanır?

Bellekte bir veri kümesini sıralamak için bir kodum var. Bu kodu sentezlemek istiyorum ama birkaç problemim var. Kodumda hafızayı da içeren her bloğu kontrol eden sadece bir saat var. Bununla birlikte

verilog fpga synthesis 2016-04-04

---

0ısı

1cevap

Spartan-6 FPGA çıkış yükselişi/düşüş süreleri

Digilent Nexys 3 Spartan-6 kartında çalışan küçük bir VHDL projem var. Kodun varlıklarından biri harici olarak alınan saati faktör 2'ye böler. Harici saat sinyali çok iyi değil. Bir dikdörtgenden daha

fpga timing spartan 2016-04-12

---