verilog "~" eklenmesi operasyonda operatör aşağıdaki basitleştirilmiş Verilog kodunda istenmeyen sonuç

Question

verir:

wire [31:0] depth; 
wire mode_u2 = 1'h0; 

assign depth = 'h80 + (~mode_u2); 

Ben derinliğine bir ekran yapmak ve VCS (2014.12-1)

$display("depth is 0x%2x", depth); 

ile simüle ederseniz

0x7f yerine 0x81 bekleniyor. ~ mode_u2, eksi 1 olarak kabul edildi gibi görünür.

~mode_u2 değerini !mode_u2 olarak değiştirirsem. 0x81 beklendiği gibi olsun. i wire mode = ~mode_u2 yapmak ve daha sonra assign depth = 'h80 + (~mode) yerine 0x80 arasında, ben

0x7e Burada bir şey eksik alırsanız daha ilginç olan şey

mı?

Birisi neden ~+ işleminde bu şekilde davrandığını açıklayabilir mi? Yoksa bu simülasyon ve sentez farklı bir durum mu?

Çok teşekkürler!

Willie

Answer 1

eklenti operatörün işlenen ilavesi yapılmadan önce, sol taraftaki boyutuna (veya bağlama bağlı olarak, iki işlenen maksimum genişliğe) genişletilmesi gerekmektedir.

Bu durumda mode_u2'un 32 bite uzatılması gerekir. Bunun için bir başvuru bulamadık, ancak bit uzantısının ~ işlecinin üzerinde önceliği var gibi görünüyor. Bunun anlamı şudur:

depth = 'h80 + (~mode_u2) = 
     32'h0000_0080 + (~32h0000_0000) = 
     32'h0000_0080 + 32'hffff_ffff = 
     32'h0000_007f 

! operatörün sonucu, ancak tanımı gereği tek bitlik olduğunu ve benim tahminim bit uzantısı iki kat olur ki: mode için Benzer

depth = 'h80 + (!mode_u2) = 
     32'h0000_0080 + (!32'h0000_0000) = 
     32'h0000_0080 + 1'h1 = 
     32'h0000_0080 + 32'h0000_0001 = 
     32'h0000_0081 

:

depth = 'h80 + (~mode) = 
     32'h0000_0080 + (~32'h0000_0001) = 
     32'h0000_0080 + 32'hffff_fffe = 
     32'h0000_007e