hdl

5ısı

1cevap

DMux 4 yolumun nesi var?

Bu çalışma için görünüşte yakın , sadece görünüşte hattı 7'de berbat ediyor? aşağıdaki gibi /** * 4-way demultiplexor. * {a,b,c,d} = {in,0,0,0} if sel==00 * {0,in,0,0} if sel==01 * {0,0,in,0

assembly hdl mux 2013-01-23

---

1ısı

2cevap

Strucural Verilog'u kullanarak bir D FF tasarladı, ancak Q çıkışı 'Z'

olarak gösteriliyor Flip flop'un çıkışını göstermek istiyorum, ancak çıktıyı 'Z' olarak listeliyor. Bunu yapmak için nasıl alabilirim? Kodu: module d_flip_flop_edge_triggered(Q, Qn, C, D); output

verilog fpga hdl 2016-03-19

---

5ısı

1cevap

Mac OS X 10.6.8'de Verilog programlarını derlemek ve simüle etmek için ne gerekir?

İkinci sene yaptığım bir yatırımcıyım. Verilog programlarını benim müfredatımın bir parçası olarak simüle etmem gerekiyor. Ama ne yazık ki kolejim Xilinx ISE kullanıyor ve Mac için mevcut değil. Lütfe

macos verilog hdl 2013-10-14

---

0ısı

1cevap

Mandal ve flip-flop arasındaki karışıklık

mandal tabanlı ve gate clock geçitleme tekniği kullanılıyorsa, aşağıdaki şema için mandalın davranışı ne olurdu? Herkes aynı şekilde beklenen davranışları söyleyebilir mi? Mandalın saat ve şematik gös

verilog hdl rtl 2016-03-29

---

5ısı

3cevap

Derleme zamanında bir hata atmak için LINT/sentez güvenli bildirimi nedir?

parameter geçirilen bir modülüm var, ardından tanımlı parametreye karşılık gelen başka bir modülü başlatır. Ancak, dava parametrelerinin belli bir kombinasyon için tanımlı değil durumunda, çok gibi so

verilog hdl 2017-06-21

---

9ısı

2cevap

artırım yapılması Birden Genvars ben Verilog çok aşamalı karşılaştırıcı oluşturmak çalışıyorum ve bir oluşturmak tek döngüde birden genvars artırmak için nasıl bilemiyorum Bildirimi

oluşturun. genvar i,j; //Level 1 generate j=0; for (i=0;i<128;i=i+1) begin: level1Comp assign ci1[i] = minw(tc[j],tc[j+1]); j = j+2; end endgenerate Ve alma aşağıdak

hardware syntax-error verilog system-verilog hdl 2012-03-05

---