synthesis

8ısı

1cevap

Android Ses - Sinüs sesi üreteci garip davranışı

ilk kez poster burada. Genelde cevabı kendim bulmak isterim (araştırma ya da deneme-yanılma yoluyla olsun), ama ben burada güldüm. Yapmaya çalıştığım: Basit bir android ses sentezleyicisi yapıyorum. Ş

java android audio synthesis 2012-04-15

---

3ısı

1cevap

Bir reg/mantık uzunluğunu döndüren bir sistem verilog görevi var mı?

C'den sizeof()'a benzer bir şeye sahip olmak güzel olurdu. Söze gerek yok sentezlenebilir olmasını beklemiyorum.

verilog fpga system-verilog synthesis 2016-03-27

---

0ısı

1cevap

Saat RTL sentezinde bellekle nasıl haritalanır?

Bellekte bir veri kümesini sıralamak için bir kodum var. Bu kodu sentezlemek istiyorum ama birkaç problemim var. Kodumda hafızayı da içeren her bloğu kontrol eden sadece bir saat var. Bununla birlikte

verilog fpga synthesis 2016-04-04

---

3ısı

5cevap

Verilog'da 4'e 1 işlevinin verimli sentezi

Veriog'da 4'e 1 işlev uygulamalıyım. Giriş 4 bit, 0-15 arasında bir sayıdır. Çıkış, tek bir bit, 0 veya 1'dir. Her giriş farklı bir çıkış verir ve girişlerden çıkışlara eşleme bilinir, ancak girişler

logic verilog synthesis version-control 2008-09-03

---