vhdl

2ısı

1cevap

ALU?

VHDL'de yapısal kod kullanarak bir ALU oluşturmaya çalışıyorum. Kod orijinal olarak Verilog'taydı ve daha sonra VHDL'ye manuel olarak değiştirdim, bu yüzden birçok ayrı dosyam var ... ama teoride bunl

vhdl alu 2016-03-30

---

1ısı

1cevap

İsteğe Bağlı PORTlar?

Bir IP Çekirdeği yazıyorum ve kullanıcının tüm OUT/IN Bağlantı Noktalarına gerek duymadığı genel parametre parametrelerine bağlıyım. İsteğe bağlı Port'lara sahip olmak mümkün mü? Benzer bir şey olabil

vhdl 2016-03-31

---

1ısı

1cevap

VHDL UART, Windows

'daki bir yazılımdan gönder/alma testbench'i FPGA tarafında bir UART bağlantı noktasından veri alabilen bir VHDL kodu yazmalı ve bunları bir SDRAM'a yazmalı ve bu verileri bir UART'a geri gönder Liman

vhdl fpga uart 2016-04-04

---

-2ısı

1cevap

VHDL: generic map setup

Bu kurulum neden çalışır? (: Tamsayı: 1 M) aracılığıyla dışarı 1 olmak limanın biraz belirtmek istiyorum ama ne zaman M-1 0 downto sadece hayır mantıklı 0 aşağı 0, olurdu component mux2to1 is generic

vhdl 2016-04-06

---

-1ısı

1cevap

128 noktasının hata ayıklaması 128 FFT

128 point fft'u IP CORE kullanarak uyguluyorum. FFT IP nolu çekirdek v-7 DS260'ın datasheeet'inde, girişin 2'nin tamamlayıcı formunda ve sabit nokta gösteriminde verilmesi gerektiği belirtilmektedir.

vhdl 2016-04-06

---

-2ısı

1cevap

VHDL input dünya çapında bir statik değil

library ieee; use ieee.std_logic_1164.all; entity alu_1bit is port ( i_OPERATION : in std_logic_vector(1 downto 0); -- entrada de operação (controle de operação) i_INV_BIT : in std_lo

vhdl 2016-04-06

---

-1ısı

1cevap

VHDL flip-flop sıfırlaması 0

'dan farklı olarak flip-flop vektörünü sıfırdan farklı bir değere sıfırlamak mümkün mü? gibi şey: PROCESS (clk) BEGIN IF RISING_EDGE(clk) THEN IF rst = '1' THEN ff <= INPUT_V

vhdl reset value flip-flop 2016-04-09

---

0ısı

2cevap

VHDL kaydırma operatörü kullanarak sola kayma: sll trouble

library IEEE; use IEEE.std_logic_1164.all; use IEEE.numeric_std.all; entity shift_reg is port( d : in std_logic; clk : in std_logic; rst_bar : in std_logic; q : out std_lo

vhdl 2016-04-13

---

1ısı

1cevap

vhdl girişine bir bloğun çıkışını geri bildirim

Bir toplayıcı bloğum var ve çıkışı (std_logic_vector) başka bir numarayla eklenecek toplayıcının giriş portlarından birine geri göndermem gerekiyor (Bu başka bir numarada yapılacaktır) toplayıcının ku

vhdl feedback 2016-04-13

---

1ısı

1cevap

Xilinx Kayan Nokta Çekirdeği - Hatalı 'X' değerleri?

Xilinx pg060 Kayan Nokta Çekirdeğini kullanmayı denedim. böyle yukarıda zamanlama diyagramı ve demo Testbençin olarak sağlanan şemalar, inceledik (deneyimsiz böyle kendime olarak, oldukça kafa karıştı

floating-point vhdl multiplication xilinx-ise spartan 2016-04-14

---